The twin demands of energy-efficien

The twin demands of energy-efficiency and higher performance on
DRAM are highly emphasized in multicore architectures. A variety
of schemes have been proposed to address either the latency or the
energy consumption of DRAMs. These schemes typically require
non-trivial hardware changes and end up improving latency at the
cost of energy or vice-versa.
One specific DRAM performance problem in multicores is that
interleaved accesses from different cores can potentially degrade
row-buffer locality. In this paper, based on the temporal and spatial
locality characteristics of memory accesses, we propose a reorganization
of the existing single large row-buffer in a DRAM
bank into multiple sub-row buffers (MSRB). This re-organization
not only improves row hit rates, and hence the average memory latency,
but also brings down the energy consumed by the DRAM.
The first major contribution of this work is proposing such a reorganization
without requiring any significant changes to the existing
widely accepted DRAM specifications. Our proposed reorganization
improves weighted speedup by 35.8%, 14.5% and 21.6% in
quad, eight and sixteen core workloads along with a 42%, 28% and
31% reduction in DRAM energy.
The proposed MSRB organization enables opportunities for the
management of multiple row-buffers at the memory controller level.
As the memory controller is aware of the behaviour of individual
cores it allows us to implement coordinated buffer allocation
schemes for different cores that take into account program behaviour.
We demonstrate two such schemes, namely Fairness Oriented Allocation
and Performance Oriented Allocation, which show the flexibility
that memory controllers can now exploit in our MSRB organization
to improve overall performance and/or fairness.
Further, the MSRB organization enables additional opportunities
for DRAM intra-bank parallelism and selective early precharging
of the LRU row-buffer to further improve memory access latencies.
These two optimizations together provide an additional 5.9%
performance improvement.

Results (Thai) 1:

คู่ความต้องการของพลังงานและประสิทธิภาพสูงในDRAM มีสูงเน้นในสถาปัตยกรรมแบบหลายแกน ความหลากหลายแผนงานได้รับการเสนอที่อยู่เวลาแฝงอย่างใดอย่างหนึ่งหรือการใช้พลังงานของ DRAMs แผนการเหล่านี้มักจะต้องการเปลี่ยนแปลงฮาร์ดแวร์ไม่น่ารำคาญและสิ้นสุดค่าเวลาแฝงที่การปรับปรุงการต้นทุนของพลังงานหรือกลับเป็นหนึ่งเฉพาะ DRAM ประสิทธิภาพปัญหาใน multicores ที่สอดเข้าจากแกนที่แตกต่างกันอาจสามารถลดทอนแถวบัฟเฟอร์ท้องถิ่น ในกระดาษนี้ ขึ้นอยู่กับกาลเวลา และปริภูมิลักษณะท้องถิ่นของการเข้าถึงหน่วยความจำ เรานำเสนอการปรับโครงสร้างองค์กรของอยู่เดียวใหญ่แถวบัฟเฟอร์ในหน่วยความจำเป็นธนาคารในหลายแถวย่อยบัฟเฟอร์ (MSRB) องค์กรใหม่นี้ไม่เพียงแต่ ช่วยเพิ่มแถวตีราคาพิเศษ และด้วยเหตุนี้แฝงเฉลี่ยหน่วยความจำแต่ยัง นำพลังงานที่ใช้ โดย DRAM ที่ลงส่วนสำคัญแรกของงานนี้กำลังเสนอให้ปรับโครงสร้างดังกล่าวโดยไม่ต้องมีการเปลี่ยนแปลงสำคัญที่มีอยู่ข้อมูลจำเพาะของ DRAM ที่ยอมรับอย่างกว้างขวาง ปรับโครงสร้างองค์กรของเรานำเสนอช่วยเพิ่มน้ำหนักเร่ง โดย 35.8%, 14.5% และ 21.6% ในรูปสี่เหลี่ยม แปดและสิบหกหลักปริมาณพร้อมกับ 42%, 28% และลด 31% พลังงาน DRAMองค์กร MSRB เสนอให้โอกาสสำหรับการการจัดการของหลายแถวบัฟเฟอร์ในหน่วยความจำควบคุมระดับเป็นตัวควบคุมหน่วยความจำตระหนักถึงพฤติกรรมของบุคคลแกนมันช่วยให้เราสามารถดำเนินการประสานงานการจัดสรรบัฟเฟอร์โครงร่างสำหรับแกนต่าง ๆ ที่นำเข้าบัญชีโปรแกรมพฤติกรรมเราแสดงให้เห็นถึงสองเช่นแบบแผน คือความเป็นธรรมมุ่งเน้นการจัดสรรและประสิทธิภาพเชิงการปัน ส่วน ซึ่งแสดงความยืดหยุ่นที่หน่วยความจำควบคุมสามารถตอนนี้ใช้ประโยชน์ในองค์กรของเรา MSRBเพื่อปรับปรุงประสิทธิภาพโดยรวมหรือความเป็นธรรมต่อไป องค์กร MSRB ช่วยให้โอกาสเพิ่มเติมสำหรับ DRAM ขนานภายในธนาคารและเลือกต้น prechargingของ LRU แถวบัฟเฟอร์เพื่อปรับ ปรุงเวลาการเข้าถึงหน่วยความจำOptimizations เหล่านี้สองเข้าด้วยกันให้เพิ่ม 5.9%ปรับปรุงประสิทธิภาพ

Results (Thai) 2:

ความต้องการฝาแฝดของพลังงานอย่างมีประสิทธิภาพและประสิทธิภาพการทำงานที่สูงขึ้นใน
DRAM จะเน้นอย่างมากในสถาปัตยกรรมแบบมัลติคอร์ ความหลากหลาย
ของรูปแบบการได้รับการเสนอไปยังที่อยู่ทั้งความล่าช้าหรือ
การใช้พลังงานของ DRAMs โครงการเหล่านี้มักจะต้องใช้
การเปลี่ยนแปลงฮาร์ดแวร์ที่ไม่น่ารำคาญและจบลงที่การปรับปรุงแฝงที่
ค่าใช้จ่ายของพลังงานหรือในทางกลับกัน.
ปัญหาการหนึ่งที่เฉพาะเจาะจงใน DRAM multicores คือ
บรรณนิทัศน์เข้าถึงจากแกนที่แตกต่างกันอาจจะทำให้เสื่อมเสีย
ท้องที่แถวบัฟเฟอร์ ในบทความนี้ขึ้นอยู่กับเวลาและพื้นที่
ลักษณะท้องที่ของหน่วยความจำเข้าถึงเราเสนอการปฏิรูป
ของที่มีอยู่คนเดียวที่มีขนาดใหญ่แถวบัฟเฟอร์ใน DRAM
ธนาคารเข้าไปในบัฟเฟอร์ย่อยหลายแถว (MSRB) จัดโครงสร้างใหม่นี้
ไม่เพียง แต่ช่วยเพิ่มอัตราการตีแถวและด้วยเหตุนี้แฝงหน่วยความจำโดยเฉลี่ยแล้ว
แต่ยังนำลงพลังงานที่บริโภคโดย DRAM.
ผลงานใหญ่ครั้งแรกของงานนี้คือเสนอเช่นการปฏิรูป
โดยไม่ต้องมีการเปลี่ยนแปลงอย่างมีนัยสำคัญใด ๆ ที่มีอยู่
อย่างแพร่หลาย ข้อกำหนด DRAM ได้รับการยอมรับ การปรับโครงสร้างองค์กรที่เรานำเสนอ
ปรับปรุงเพิ่มความเร็วถ่วงน้ำหนักโดย 35.8%, 14.5% และ 21.6% ใน
รูปสี่เหลี่ยมแปดสิบหกหลักปริมาณงานพร้อมกับ 42%, 28% และ
31% ในการลดการใช้พลังงานของ DRAM.
เสนอองค์กร MSRB ช่วยให้โอกาสในการ
จัดการของหลาย แถวบัฟเฟอร์ในระดับที่ควบคุมหน่วยความจำ.
เป็นตัวควบคุมหน่วยความจำจะตระหนักถึงพฤติกรรมของบุคคลที่
แกนช่วยให้เราสามารถดำเนินการจัดสรรบัฟเฟอร์ประสาน
แผนการสำหรับแกนแตกต่างกันที่ใช้เวลาในการทำงานของโปรแกรมบัญชี.
เราแสดงให้เห็นถึงสองโครงการดังกล่าวคือความเป็นธรรมเชิงจัดสรร
และผลการดำเนินงานที่มุ่งเน้นการจัดสรรซึ่งแสดงให้เห็นความยืดหยุ่นในการ
ที่ควบคุมหน่วยความจำในขณะนี้สามารถใช้ประโยชน์ในองค์กร MSRB ของเรา
ในการปรับปรุงประสิทธิภาพโดยรวมและ / หรือความเป็นธรรม.
นอกจากนี้องค์กร MSRB ช่วยให้โอกาสอีก
ขนาน DRAM ภายในธนาคารและเลือก precharging ต้น
ของแถวอาร์ -buffer เพื่อปรับปรุงศักยภาพเข้าถึงหน่วยความจำ.
ทั้งสองเข้าด้วยกันการเพิ่มประสิทธิภาพให้เพิ่มอีก 5.9%
การปรับปรุงประสิทธิภาพ