This paper presents a pipelined par

This paper presents a pipelined parallel FFT architecture which has a lesser power consumption compared to serial FFT architectures. It also has the advantage of complete hardware utilization. For a high speed Pipelined parallel FFT architecture a Vedic multiplier can be employed in the particular design. Thus an efficient design can be obtained in terms of power and speed.

Results (Vietnamese) 1:

Bài viết này trình bày một kiến trúc song song FFT pipelined có một tiêu thụ điện năng thấp hơn so với kiến trúc FFT nối tiếp. Nó cũng có lợi thế của việc sử dụng phần cứng hoàn toàn. Với tốc độ cao Pipelined kiến trúc song song FFT một nhân vệ đà có thể được sử dụng trong thiết kế đặc biệt. Do đó, một thiết kế hiệu quả có thể thu được về sức mạnh và tốc độ.

Results (Vietnamese) 2:

Bài viết này trình bày một kiến ​​trúc FFT song song pipelined mà có mức tiêu thụ điện năng ít hơn so với kiến ​​trúc FFT nối tiếp. Nó cũng có lợi thế của việc sử dụng phần cứng hoàn toàn. Đối với một tốc độ cao pipeline kiến ​​trúc FFT song song một số nhân Vedic có thể được sử dụng trong các thiết kế đặc biệt. Vì vậy, một thiết kế hiệu quả có thể thu được về sức mạnh và tốc độ.